《EDA技術(shù)》期末考試A卷
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第一題：填空題（每題3分，共30分，）
1. EDA技術(shù)的發(fā)展分為 MOS時(shí)代 、 MOS時(shí)代 和__ASIC___三個(gè)階段。
2. EDA的設(shè)計(jì)輸入主要包括 圖形輸入、HDL文本輸入、狀態(tài)機(jī)輸入 。
3. 當(dāng)前最流行的并成為IEEE標(biāo)準(zhǔn)的硬件描述語言包括：vhdl 和 verilog 。
4. 有三種端口類型，分別是 物理端口、邏輯端口和自定義端口。
5. 輸入和雙向端口不能聲明為 寄存器 型。
6. 在常量表達(dá)示中，二進(jìn)制是用 B 字母表示，八進(jìn)制是用 O 字母表示，十六進(jìn)制是用 H 字母表示。
7. 寬度為1位的變量稱為 標(biāo)量 ，如果在變量聲明中沒有指定位寬，則默認(rèn)為 標(biāo)量 。線寬大于1位的變量(包括net型和variable型)稱為 向量 。
8. 表達(dá)式：8`h55&&8`haa 的值為 1 ，表達(dá)式：8`h55 & 8`haa的值為多少 0 。
9．語句 out=sel?inl:in0; 表示的意義是： 輸出選擇in1或in0 。
10．語句{3{a,b}} 表示的意義是： ab點(diǎn)的坐標(biāo) 。
第二題：更多答案下載：（www.）（每題5分，共20分）
1. 什么是IP復(fù)用技術(shù)?IP核對(duì)EDA技術(shù)的應(yīng)用和發(fā)展有什么意義?
答：:IP可重復(fù)使用的一種功能設(shè)計(jì)，可節(jié)省設(shè)計(jì)時(shí)間、縮短開發(fā)周期，避免重復(fù)勞動(dòng)為大規(guī)模SOC設(shè)計(jì)提供開發(fā)基礎(chǔ)和開發(fā) 平臺(tái)。IP核具有規(guī)范的接口協(xié)議，良好的可移植與可測(cè)試性，為系統(tǒng)開發(fā)提供了可靠的保證。
2. 基于FPGA/CPLD的數(shù)字系統(tǒng)沒計(jì)流程包括哪些步驟?
答：:1.設(shè)計(jì)輸入，用一定的邏輯表達(dá)手段表達(dá)出來。 2.邏輯綜合，將用一定的邏輯表達(dá)手段表達(dá)出來的設(shè)計(jì)經(jīng)過一系列的操 作，分解成一系列的邏輯電路及對(duì)應(yīng)關(guān)系(電路分解)。 3.目標(biāo)器件的適配，在選用的目標(biāo)器件中建立這些基本邏輯電路 的對(duì)應(yīng)關(guān)系(邏輯實(shí)現(xiàn))。 4.目標(biāo)器件的編程/下載，將前面的軟件設(shè)計(jì)經(jīng)過編程變成具體的設(shè)計(jì)系統(tǒng)(物理實(shí)現(xiàn))。 5.仿真/ 硬件測(cè)試，驗(yàn)證所設(shè)計(jì)的系統(tǒng)是否符合要求。同時(shí)，再設(shè)計(jì)過程中要進(jìn)行有關(guān)“仿真”，即模擬有關(guān)設(shè)計(jì)結(jié)果，驗(yàn)證是否 與設(shè)計(jì)構(gòu)想相符。
3. 說明GAL的OLMC有什么特點(diǎn)，它怎樣實(shí)現(xiàn)可編程組合電路和時(shí)序電路?
答：GAL（通用陣列邏輯器件）是通過對(duì)其中的OLMC（邏輯宏單元）的編程和三種模式配置（寄存器模式、復(fù)合模式、簡(jiǎn) 單模式），實(shí)現(xiàn)組合電路與時(shí)序電路設(shè)計(jì)的。
4. 阻塞賦值和非阻塞賦值有什么本質(zhì)的區(qū)別?
答：1、阻塞賦值阻塞賦值用等號(hào)(=)表示。為什么稱這種賦值為阻塞賦值呢?因?yàn)樵谫x值時(shí)先計(jì)算RHS部分的值，這是賦值語 句不允許任何別的Verilog語言的干擾，直到現(xiàn)行的賦值完成時(shí)刻，即把RHS賦值給LHS的時(shí)刻，它才允許別的賦值語句 的執(zhí)行。一般可綜合的賦值操作在RHS不能設(shè)定延時(shí)(即使是0延時(shí)也不允許)。從理論上講，它與后面的賦值語句只有概 念上的先后，而無實(shí)質(zhì)的延遲。若在RHS上加延遲，則在延遲時(shí)間會(huì)阻止賦值語句的執(zhí)行，延遲后才進(jìn)行賦值，這種賦 值語句是不可綜合的，在需要綜合的模塊設(shè)計(jì)中不可使用這種風(fēng)格的代碼。所謂阻塞的概念是指在同一個(gè)always塊中， 其后面的賦值語句從概念上是在前一句賦值語句結(jié)束之后再開始賦值的。2、非阻塞賦值非阻塞賦值用小于等于號(hào)(<=)表 示。為什么稱這種賦值為非阻塞賦值呢?因?yàn)樵谫x值開始時(shí)計(jì)算RHS表達(dá)式，賦值操作時(shí)刻結(jié)束時(shí)更新LHS。在計(jì)算非阻 塞賦值的RHS表達(dá)式和更新LHS期間，其他的Verilog語句，包括其他的非阻塞賦值語句都可能計(jì)算RHS表達(dá)式和更新 LHS。非阻塞賦值允許其他的Verilog語句同時(shí)進(jìn)行操作。非阻塞賦值可以看作兩個(gè)步驟的過程1)在賦值開始時(shí)，計(jì)算非 阻塞賦值RHS表達(dá)式;(2)在賦值結(jié)束時(shí)，更新非阻塞賦值LHS表達(dá)式。非阻塞賦值操作只能用于對(duì)寄存器類型變量進(jìn)行賦 值，因此只能用在“initial”塊和“always”塊等過程塊中，而非阻塞賦值不允許用于連續(xù)賦值。
第三題：程序分析題（每題15分，共30分）
1. 分析程序并畫出邏輯電路圖及邏輯表達(dá)式：
module AOI(A,B,C,D,F);
input A,B,C,D;
output F;
wire A,B,C,D,F;
assign F=~((A&B) | (~(C&D)));
endmodule
2. 詳細(xì)分析下面程序功能：
module count(out,data, load, reset,clk) ;
input load,clk,reset;
input[7:0] data;
output[7:0] out;
reg[7:0] out;
always @ (posedge clk)
begin
if ( !reset) out<=8'h00 ;
else if (load) out<=data;
else out<=out+1 ;
end
endmodule
第四題：設(shè)計(jì)題（每題20分，共20分，請(qǐng)?jiān)谥饔^題區(qū)答題）
用Verilog HDL設(shè)計(jì)一個(gè)74138的譯碼器電路。
